半导体行业展望及新技术前沿

2025-1-7 10:01| 发布者: wsx| 查看: 78124| 评论: 0

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在早前举办的IEDM峰会上，台积电执行副总经理暨共同营运长米玉杰发布了一个题为《Semiconductor Industry Outlook and New Technology Frontiers》的演讲。

如他在论文中说，半导体行业是一个充满活力的创新领域，新材料、先进加工技术和尖端设计汇聚在一起，塑造技术的未来。在技术扩展原则的推动下，该领域不断突破界限，实现人工智能 (AI)、高性能计算 (HPC)、5G/6G、自动驾驶、物联网 (IoT) 等领域的变革性应用。随着时间的推移，扩展不断发展，解锁了芯片效率和性能的新水平。极紫外 (EUV) 光刻技术的突破、堆叠互补场效应晶体管 (CFET) 等新设备架构、新型低维通道材料以及设计技术协同优化 (DTCO) 的战略协同作用，为激动人心的新技术时代铺平了道路。

此外，先进的封装技术增强了系统级性能，融合了计算能力以超越当前的限制。射频、非易失性存储器、电源管理、CMOS 图像传感器 (CIS) 和硅光子学等专业技术领域的增长扩大了创新设备的范围。

在本论文中，米玉杰将探讨半导体行业的最新进展和新兴趋势，深入了解这些前沿技术将如何推动智能技术集成并为社会创造更美好的未来。

半导体行业和市场展望

纵观半导体行业的发展历史，个人电脑时代推动半导体行业收入在 20 世纪 90 年代突破 1000 亿美元大关。始于 20 世纪 90 年代中期的互联网时代进一步扩大了半导体行业，到 21 世纪的第一个十年，半导体行业收入达到 2500 亿美元。2007 年第一款 iPhone 的推出开启了智能手机时代，在接下来的十年里，半导体行业收入增长至近 5000 亿美元。随后，云计算在智能手机革命的推动下应运而生，将半导体行业推向了新的高度。最后，如图 1 所示，人工智能有望在行业追求 2030 年实现 1 万亿美元收入的过程中发挥核心作用。

在 5G、人工智能和 HPC 相关应用的多年大趋势的推动下，芯片需求的结构性长期增长轨迹依然强劲，即使在周期性的宏观经济波动中也是如此。到本世纪末，如图 2 所示，全球半导体收入将接近 1 万亿美元，其中 HPC 贡献 40%，移动 30%，汽车 15%，物联网 10%。

人工智能将渗透到我们日常生活中的所有半导体产品中，实现新功能，并在许多情况下以前所未有的智能和生产力改变用户体验。如图 3 所示，人工智能将在数据中心开始快速发展，并逐渐融入智能手机、个人电脑/平板电脑、MR/XR 设备和物联网设备。如果没有人工智能，自动驾驶就不可能实现，而类人机器人代表着人工智能应用的下一个前沿，有朝一日可能会彻底改变我们今天所知道的世界。

AI 有望成为下一个主要增长领域，而且毫无疑问是最重要的领域。为了适应 AI 模型日益复杂的变化，如图 4 所示，对训练计算能力的需求正在迅速扩大。近年来，在生成式 AI 和大型语言模型的推动下，训练计算能力的增长率进一步提高。从 NVIDIA 过去五年数据中心收入的增长中可以看出，生成式 AI一直是——并将继续是——行业增长的强大驱动力。

虽然近年来人工智能技术取得了重大进展，但训练和运行这些模型所需的大量能源限制了它们的广泛应用。当今的超级计算机或大型计算 POD 已经消耗了兆瓦甚至数十兆瓦的电力。按照这个速度，人工智能计算 POD 将在几年内需要千兆瓦的电力，如图 5 所示。应对这些挑战需要各个层面的创新，从采用前沿技术提高效率和开发创新架构到利用可再生能源为这些模型供电。因此，节能计算对于将人工智能应用扩展到新的水平至关重要。

先进逻辑技术

逻辑工艺技术在过去几十年中取得了长足的发展。如图 6 所示，这些进步主要集中在几何尺寸缩小上；然而，仅靠这一点是不够的，还需要在器件架构和光刻技术方面取得进步。器件架构在 22/16nm 节点从平面转变为场效应晶体管 (FinFET)，大大改善了晶体管静电。

如今，业界继续通过在 3/2nm 节点过渡到纳米片场效应晶体管 (NSFET) 器件来缩小晶体管尺寸。同时，光刻技术已从浸没式技术发展到 EUV 光刻技术，以保持间距缩放。为了最大限度地发挥器件架构和光刻技术进步带来的好处，DTCO 至关重要。DTCO 不仅推动了逻辑技术性能、功耗和面积 (PPA)，而且还在不断扩展以优化系统级性能和功耗。

为了在系统级进一步优化 PPA，可以定制每个芯片的组成技术，以最好地解决其各自的工作负载。在当今的单片 SoC 设计中，可以对技术进行微调，以更好地服务于移动基线以外的各种应用，例如 HPC、AI 和超低功耗使用。但是，速度与功率效率之间的权衡范围是有限的。相比之下，由芯片组成的系统可以灵活地修改远离基线的流程，以最好地满足每个分区的需求。例如，可以优化 HPC 中的最大频率、AI 以相同速度的每瓦性能以及超低功耗应用的最佳每瓦性能。这种特定领域的技术优化使得创建最高效的计算系统成为可能。

图 7 展示了最先进的 2nm 技术的横截面，该技术具有纳米片设备和背面功率传输。在晶圆的正面，纳米片器件通过结构和 DTCO 创新实现了出色的功率效率。此外，BEOL 工艺和材料创新可将 RC 延迟减少 10%，并提供可使逻辑密度提高 3% 至 4% 的设计规则。在晶圆的背面，与器件的直接接触可保持栅极密度并保持器件宽度的灵活性。背面的金属化可增强功率传输、降低 IR 压降，并通过将正面布线专门用于信号路径来提高芯片密度和性能。

逻辑技术前沿

CMOS 逻辑晶体管的微缩将继续成为未来半导体计算技术进步的支柱。如图 8 所示，随着 FinFET 技术和纳米片架构的引入，互补场效应晶体管 (CFET) 架构已成为未来逻辑微缩的领先竞争者。尽管 CFET 中垂直堆叠的 nFET 和 pFET 配置预计会增加工艺复杂性和制造成本，但与以相同栅极间距并排放置 n/p FET 的传统 CMOS 架构相比，它具有显著的密度优势（大约高出 1.5 到 2 倍）。

图 9 展示了最先进的、功能齐全的 CFET 反相器，具有业界领先的 48nm 栅极间距。该反相器包括背面触点作为 VDD、正面源极触点作为 VSS、用于输入 Vin 的公共栅极以及用于公共漏极输出 Vout 的垂直金属化漏极局部互连。它表现出对高达 1.2 V 的 VDD 的强大电压传输特性 (VTC)。这标志着单片 CFET 技术的开创性突破，为推动未来逻辑技术扩展的工艺架构奠定了基础。

除了 CFET 之外，对更高性能和更节能的逻辑技术的持续追求需要加速寻找超越硅基通道材料的通道材料。图 10 提供了一些 Si 以外的潜在晶体管通道候选材料的半导体特性的理论概述。锗是一种高迁移率块体半导体，长期以来一直被认为是低电源电压应用的潜在候选材料。此外，碳纳米管 (CNT) 和过渡金属二硫属化物 (TMD) 等低维材料因其物理和电子特性而引起了人们的极大兴趣。

能够精确控制 CNT 的直径和 TMD 的厚度，为器件微缩的创新进步提供了机会。尽管存在挑战，但最近的进展继续激发研究兴趣。

对于 CNT，通过特定的掺杂技术已经证明了 NMOS 性能与 PMOS 相当，从而增强了它们的高电流密度能力。对于 TMD，最显着的优势是它们的高状态密度和将栅极长度缩小到 10 纳米以下的能力。

虽然已经报道了非常短尺寸的器件，但完整的器件微缩需要进一步降低 EOT 和栅极介电厚度、更好的界面缺陷控制以及具有低电阻接触解决方案的 CMOS 集成。虽然替代通道材料具有有趣的特性并且随着时间的推移表现出性能改进，但在它们能够超越硅以供工业考虑之前，仍需要取得重大进展。

互连创新是技术进步的另一个关键领域。图 11 突出显示了业界一直在研究的几项新进展。随着技术规模的扩大，中线 (MOL) 电阻对系统性能至关重要。通过使用新的低电阻材料和先进的界面工程，MOL 电阻已降低 40%。

此外，除了传统的 Cu 镶嵌互连之外，正在开发一种采用气隙方法的新型金属反应离子蚀刻 (RIE) 工艺，以降低电容并提高性能，可能将线路电容降低 20% 至 30%。此外，正在探索一种新的 2D 材料作为互连 Cu 的更好替代品。这种材料在减小厚度时显示出比 Cu 更低的薄膜电阻率，有助于缓解缩放几何形状中的线路电阻增加并提高整体性能。

系统集成技术

除了推动 2D 技术扩展以实现单片集成 SoC 中更好的晶体管和更高的封装密度外，芯片级以外的创新也已成为将集成扩展到异构领域的必需。为了释放异构集成的力量并将系统级性能提高十倍以上，3D 堆叠和 2.5D 先进封装技术已同时引入，如图 12 所示。

为了实现未来的系统扩展和性能，提高 3D 芯片间互连密度至关重要。

在过去的几十年里，封装内芯片间的互连密度发展迅速。先进的硅堆叠和封装技术（包括 SoIC、InFO 和 CoWoS）继续积极缩小芯片间互连间距，有可能将 3D 互连密度再提高六个数量级，如图 13 所示。这些先进的集成功能可提高数据传输速率、减少延迟、优化功耗并提升计算系统的整体性能。

对计算能力的无限需求推动了系统级异构集成的快速增长，如图 14 所示。晶圆上芯片 (CoWoS) 技术已从 2023 年的 3.3 个光罩扩展到很快的 5.5 个光罩，预计未来几年将超过 8 个光罩。同时，晶圆上系统 (SoW) 技术利用 CoWoS 将计算能力提升到新的高度。通过集成高带宽内存 (HBM) 和垂直堆叠的计算芯片，SoW 预计将在未来几年推出时提供前所未有的计算性能。

光学收发器对于未来的人工智能系统至关重要，可实现芯片之间的高速、低能耗和可靠数据传输。我们的紧凑型通用光子引擎 (COUPE) 技术采用创新的 SoIC-X 工艺无缝堆叠电气和光子芯片，显著降低功耗和延迟。在电路板、封装和中介层级集成光学引擎可在外形尺寸和功耗降低方面带来巨大优势，如图 15 所示。

与 SoC 设计相比，客户在 3DIC 设计中遇到的复杂性要高得多。图 16 说明了来自不同领域的合作伙伴之间为解决这些复杂性而必须进行的协作，其中包括 3DIC 特定的 EDA 工具、芯片到芯片接口 IP 和连接、高带宽内存、基板以及多芯片或小芯片集成的测试。为了简化跨各种封装结构和配置的 3DIC 设计，不同设计阶段的 EDA 工具之间的无缝交互至关重要。这需要一种可以支持整个设计过程的行业标准语言，从架构和原型设计到设计实施和签核。

创建当今和未来的 AI 系统需要一个能够全面覆盖异构集成所需技术的平台。这包括用于芯片的先进逻辑技术、堆叠芯片的 SoIC 技术、集成嵌入式组件和桥接互连以连接到计算芯片堆栈和高性能内存的 RDL 中介层，以及安装在同一基板上或由 RDL 中介层承载的硅光子引擎，以提供足够的 I/O 带宽来满足计算要求。

特殊技术

RF、非易失性存储器、电源管理、CMOS 图像传感器和 Si 光子学等特殊技术领域的扩展正在拓宽创新设备的范围。在本节中，我们将深入探讨半导体行业的最新进展和新兴趋势，深入了解这些尖端发展将如何推动智能技术的整合。

A.

RF 技术

鉴于 Wi-Fi 无线连接在我们日常生活中的重要性日益增加，正如思科的分析显示 51% 的边缘 IP 流量覆盖率所强调的那样，Wi-Fi 标准不断发展以满足日益增长的数据需求并支持新兴应用。例如，Wi-Fi 6 使用移动设备中流行的 2x2 多输入多输出 (MIMO) 配置提供 2.4 Gbps 的理论峰值数据吞吐量。其继任者 Wi-Fi 7 将吞吐量提高了 2.4 倍，达到 5.8 Gbps。展望未来，尽管该标准仍在讨论中，但 Wi-Fi 8 有望进一步将峰值吞吐量提高到 10 Gbps。

这种不断升级的数据速率为 Wi-Fi 开辟了新的应用和市场机会，但也带来了重大挑战。实现这些更高的吞吐量需要额外的功能，例如 6 GHz 频段、更宽的信道带宽、更复杂的调制和多链路操作，所有这些都会导致芯片面积和功耗增加。如图 17 上部所示，与使用相同 N16 硅技术的 Wi-Fi 6 相比，Wi-Fi 7 RFSoC 可能导致芯片面积增加 90%，功耗增加 81%。预计 Wi-Fi 8 RFSoC 的增长幅度将更为显著，芯片面积和功耗分别增长 176% 和 210%。

芯片面积和功耗的增加会严重影响电池供电移动设备的用户体验，从而削弱其竞争力。为了应对这些挑战，技术扩展对于解决方案提供商实现 PPA 扩展优势至关重要。如图 17 下部所示，将 Wi-Fi 7 RFSoC 从 N16 迁移到 N7，将 Wi-Fi 8 RFSoC 从 N7 迁移到 N4，与 Wi-Fi 6 相比，尽管新标准的性能更优越，但可以实现更小的芯片尺寸和更低的功耗.

B.

eNVM 技术

由于工艺集成的复杂性，传统的 eFlash 技术预计将在 28nm 节点停止发展。相比之下，MRAM 和 RRAM 等非易失性存储器技术已成功缩小到 16nm 和 12nm。这些技术预计将进一步缩小到 5nm 和 4nm，如图 18 所示。

RRAM 因其可靠性性能和显着降低的掩模要求而成为 eFlash 的理想替代品——仅需 2 到 3 个掩模，而 eFlash 则需要 10 到 18 个掩模。自 2021 年以来，40/28/22nm RRAM 的生产一直在进行中。

我们还在 12nm RRAM 方面取得了重大进展，该技术计划于 2024 年下半年面向消费应用发布，为高性能用途提供少于 10 纳秒的读取访问时间。

早期的硅评估表明，RRAM 可以缩小到 6nm。对于 MRAM，它在可靠性和写入吞吐量方面提供了卓越的性能，使其适用于工业和汽车应用。22nm 和 16nm MRAM 技术现已准备好为客户提供支持，22nm MRAM 的生产已于 2020 年开始。16nm MRAM 宏提供小于 10 纳秒的读取速度，以及卓越的可靠性，其特点是超过 100 万次的耐久性和 150°C 下 20 年的数据保留时间。这些特性满足最苛刻的应用要求。

C.

CIS 技术

图像传感器技术的进步极大地改变了人们交流和共享信息的方式。数码相机与新设备的集成彻底改变了用户与 AI 时代产品的互动。然而，图像传感器技术的不断发展对于实现这些创新产品和应用至关重要。最近，图像传感器技术出现了两项关键突破，有望在未来几年推动新产品的发展。

第一个突破是三晶圆堆叠技术，如图 19 所示，它改进了双晶圆堆叠 CIS 技术（一个像素晶圆和一个 ISP 晶圆）。添加第三个晶圆可以优化设计，例如将像素电路移到中间晶圆以增加有效光电二极管面积，从而提高光学性能。它还可以添加电路来支持新的 CIS 功能，例如三晶圆堆叠背面照明结构，这显著增强了电压域全局快门传感器的占用空间。

通过更好地集成像素、存储、读出和处理电路，实现了这一改进。这种紧凑占用空间的 CIS 对于增强现实 (AR) 和虚拟现实 (VR) 应用至关重要。三晶圆堆叠的另一个示例是基于事件的视觉传感器 (EVS) 与传统 RGB 传感器的融合。与传统的基于快门或帧的传感器相比，EVS 具有低延迟和低功耗能力等优势，使其成为去模糊、超低功耗操作和高速跟踪等应用的理想选择。通过将双传感器解决方案与三晶圆架构重新集成，可以实现具有两种不同类型像素和两个不同读出电路的融合传感器。

第二个突破是高密度像素内电容器的开发。通过将这些电容器与 LOFIC 像素设计集成，即使在有限的像素尺寸下，图像传感器的动态范围也可以得到显着增强。这些高动态范围 (HDR) 图像传感器对于高级驾驶辅助系统 (ADAS) 至关重要，这将使汽车更安全。此外，这项技术有可能在不久的将来提高智能手机相机的性能。

D.

硅光子学

我们的硅光子学技术将无源和有源光子器件集成到单个芯片中，如图 20 所示。这种集成包括光栅耦合器、调制器、波导和锗 (Ge) 光电二极管等组件，但激光源除外，激光源可以通过光纤耦合。值得注意的是，台积电的硅光子学利用先进的 12 英寸工艺技术，提供出色的工艺能力和可控性。这些因素使客户能够设计现代单芯片光学引擎 (OE：optical engine)。

此外，高度集成的单芯片 OE 尺寸紧凑，可放置在基板上，甚至放置在中介层上。通过“基板上的 OE”或“中介层上的 OE”配置，可以实现连接 ASIC 和 OE 的最短路径，从而显著降低传输功率和延迟，而这些是 AI 网络的关键因素。由于其集成度高、尺寸小、链路短，我们的硅光子学为 AI 网络应用提供了一个可行的选择。

结论

半导体创新包括设备技术、系统级扩展和客户特定设计生态系统的进步，将继续成为推动人工智能时代快速技术进步的关键。台积电正在积极探索面向未来几代技术、系统集成平台和设计生态系统的一系列新创新。这些努力对于满足未来几十年社会对节能、数据密集型计算日益增长的需求至关重要。

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